Thiết kế DDR3 SDRAM controller trên nền tảng FPGA

Please use this identifier to cite or link to this item: http://tailieuso.udn.vn/handle/TTHL_125/7842

Full metadata record

DC Field	Value	Language
dc.contributor.author	Phạm, Văn Phát	-
dc.date.accessioned	2018-03-15T03:35:43Z	-
dc.date.available	2018-03-15T03:35:43Z	-
dc.date.issued	2015	-
dc.date.submitted	2015	-
dc.identifier.issn	1859-1531	-
dc.identifier.uri	http://tailieuso.udn.vn/handle/TTHL_125/7842	-
dc.description	Tạp chí Khoa học và Công nghệ Đại học Đà Nẵng, số 3(88).2015; Trang 69 - 73	en
dc.language.iso	vi	en
dc.publisher	Đại học Đà Nẵng	en
dc.source	Đại học Đà Nẵng	en
dc.subject	Memory controller	en
dc.subject	DDR3	en
dc.subject	Ghi và đọc dữ liệu	en
dc.subject	Giao tiếp bộ nhớ	en
dc.subject	Giản đồ máy trạng thái (FSM)	en
dc.subject	ISE	en
dc.subject	FPGA	en
dc.title	Thiết kế DDR3 SDRAM controller trên nền tảng FPGA	en
dc.title.alternative	Designing DDR3 SDRAM controller based on FPGA	en
dc.type	Article	en
Appears in Collections:	2015

Files in This Item:

File	Description	Size	Format
ThietKeDDR3.TT.pdf	Tóm tắt	65.59 kB	Adobe PDF	View/Open
ThietKeDDR3.TV.pdf	Nội dung	879.8 kB	Adobe PDF	View/Open Request a copy